Va de Retro (Satanás) -- Versión 3.3 SSL

Kyp escribió: ↑20 Mar 2018, 10:50 Supongo que el problema aquí es distinguir entre T2 y T3. En ambos casos M1=RD=MREQ=0 pero el estado de WAIT se mira en el flanco de subida de T3, ¿no?

Wait se comprueba en el flanco de bajada de T2. Me preocupa que el CPC genere el wait precisamente en el flanco de subida y nos lo perdamos. Cuando Wait (Ready en el CPC) no está a 1, los datos de la ram no pasan al bus de datos (supongo que cuando Ready=0, RomEN será siempre 1 también, y los de la rom tampoco pasarán).

Kyp escribió: ↑20 Mar 2018, 10:50 reg m1bis = 1'b1;
always @(posedge clk) begin
m1bis <= m1;
if(!m1bis && !mreq && !rd && !wait) trap <= 1;
end

Si marcamos el trap, también deberíamos borrarlo cuando no toque.
Por cierto, ese !wait tiene que ser "wait"

Edit: he reutilizado parte de tu propuesta poniendo un "detector de waits" en otro process con falling edge de clk. Creo que funcionará.
Gracias por el aporte

Hola dandare

Muy buenas noticias.
Si sale el tema espero coger 1 y asi pruebo a soldar smd's.

A ver con qué modelos sería compatible.

Saludos

Enviado desde mi SM-G950F mediante Tapatalk

dandare escribió: ↑20 Mar 2018, 11:19 Si marcamos el trap, también deberíamos borrarlo cuando no toque.

El trap solo dura un T, se borra al siguiente flanco de subida porque RD en ese momento está a nivel alto. Y como M1 también lo está, al siguiente M1bis también cambia antes de que MREQ y RD vuelvan a estar a nivel bajo.

dandare escribió: ↑20 Mar 2018, 11:19 Por cierto, ese !wait tiene que ser "wait"

Es verdad

dandare escribió: ↑20 Mar 2018, 11:19 Edit: he reutilizado parte de tu propuesta poniendo un "detector de waits" en otro process con falling edge de clk. Creo que funcionará.
Gracias por el aporte

Es lo suyo, el proceso que cambia la señal usa un flaco y el que la detecta el contrario. Si necesitas que todo pase en el mismo flanco tienes que activarla con antelación para que en el momento de evaluar la señal esté en el valor correcto, aunque cambie en ese mismo proceso.

Kyp escribió: ↑20 Mar 2018, 18:06

dandare escribió: ↑20 Mar 2018, 11:19 Si marcamos el trap, también deberíamos borrarlo cuando no toque.

El trap solo dura un T, se borra al siguiente flanco de subida porque RD en ese momento está a nivel alto. Y como M1 también lo está, al siguiente M1bis también cambia antes de que MREQ y RD vuelvan a estar a nivel bajo.

Pero a trap nunca le asignamos el valor 0, en ningún sitio. Se borra solo en verilog?
En vhdl hay que especificarlo, por ejemplo con un "else trap<=0"

dandare escribió: ↑20 Mar 2018, 19:53 Pero a trap nunca le asignamos el valor 0, en ningún sitio. Se borra solo en verilog?
En vhdl hay que especificarlo, por ejemplo con un "else trap<=0"

Tienes razón. No sé porqué estaba pensando que no había una señal trap como tal sino que cuando se cumplía la condición se hacía algo. Pero si es una señal, si, hay que ponerla a 0 en algún momento. Con un else mismamente.

Pues va tomando forma



Cargando en el arranque el juego "EL TESORO PERDIDO DE CUAUHTÉMOC" de 4Mhz

¡Qué buena pinta! Mi Amstrad está deseando pillar un Dandator

Toma, toma, toma!!!!!!!

Pintaza!

Mucho ánimo!!!
Yo también me apunto y me ofrezco a montar los que haga falta en la zona de Coruña o zona norte a quien le haga falta.

Un saludo.